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第1篇 芯片設(shè)計(jì)工程師崗位職責(zé)以及職位要求
芯片設(shè)計(jì)工程師職位要求
1.具有3年以上ic dft/邏輯綜合經(jīng)驗(yàn)，具備40nm或28nm流片經(jīng)驗(yàn)優(yōu)先；
2.熟練掌握相關(guān)eda軟件；
3.良好的文檔書(shū)寫(xiě)能力，具備一定的英文讀、寫(xiě)、聽(tīng)、說(shuō)能力；
4.具備良好的團(tuán)隊(duì)合作精神和協(xié)調(diào)溝通能力；
5.電子類(lèi)相關(guān)專(zhuān)業(yè)本科或以上學(xué)歷。
芯片設(shè)計(jì)工程師崗位職責(zé)
1.邏輯綜合，形式驗(yàn)證及靜態(tài)時(shí)序分析；
2.規(guī)劃芯片總體dft方案；
3.實(shí)現(xiàn)scan，boardary scan，bist和analog micro測(cè)試等機(jī)制，滿(mǎn)足測(cè)試覆蓋率要求；
4.測(cè)試向量生成及驗(yàn)證，參與ate上測(cè)試向量的調(diào)試；
5.編寫(xiě)文檔，實(shí)現(xiàn)資源、經(jīng)驗(yàn)共享。
第2篇 芯片設(shè)計(jì)工程師崗位職責(zé)
1、 負(fù)責(zé)soc模塊設(shè)計(jì)及rtl實(shí)現(xiàn)。
2、 參與soc芯片的子系統(tǒng)及系統(tǒng)的頂層集成。
3、 參與數(shù)字soc芯片模塊級(jí)的前端實(shí)現(xiàn),包括dc,pt,formality,dft(可測(cè))設(shè)計(jì),低功耗設(shè)計(jì)等。
4、 負(fù)責(zé)數(shù)字電路設(shè)計(jì)相關(guān)的技術(shù)節(jié)點(diǎn)檢查。
5、 精通tcl或perl腳本語(yǔ)言?xún)?yōu)先。
崗位要求:
1、電子工程類(lèi)、微電子類(lèi)相關(guān)專(zhuān)業(yè)碩士研究生以上學(xué)歷;5年以上工作經(jīng)驗(yàn),具有成功芯片流片經(jīng)驗(yàn)優(yōu)先;
2、具備較強(qiáng)的溝通能力和團(tuán)隊(duì)合作意識(shí)。 主要職責(zé):
1、 負(fù)責(zé)soc模塊設(shè)計(jì)及rtl實(shí)現(xiàn)。
2、 參與soc芯片的子系統(tǒng)及系統(tǒng)的頂層集成。
3、 參與數(shù)字soc芯片模塊級(jí)的前端實(shí)現(xiàn),包括dc,pt,formality,dft(可測(cè))設(shè)計(jì),低功耗設(shè)計(jì)等。
4、 負(fù)責(zé)數(shù)字電路設(shè)計(jì)相關(guān)的技術(shù)節(jié)點(diǎn)檢查。
5、 精通tcl或perl腳本語(yǔ)言?xún)?yōu)先。
崗位要求:
1、電子工程類(lèi)、微電子類(lèi)相關(guān)專(zhuān)業(yè)碩士研究生以上學(xué)歷;5年以上工作經(jīng)驗(yàn),具有成功芯片流片經(jīng)驗(yàn)優(yōu)先;
2、具備較強(qiáng)的溝通能力和團(tuán)隊(duì)合作意識(shí)。
第3篇 數(shù)字芯片設(shè)計(jì)工程師崗位職責(zé)
數(shù)字芯片設(shè)計(jì)工程師 按項(xiàng)目需求,完成ic中數(shù)字控制接口等相關(guān)數(shù)字電路工作的設(shè)計(jì)
1、根據(jù)系統(tǒng)工程師的要求,設(shè)計(jì)相應(yīng)的低速數(shù)字電路通信的接口模塊(i2c,spi,uart等)。
2、根據(jù)系統(tǒng)工程師的要求,設(shè)計(jì)相應(yīng)的寄存器控制模塊,校驗(yàn)算法,狀態(tài)機(jī)。
3、熟悉后端流程,可將驗(yàn)證完的rtl生成相關(guān)數(shù)字電路的gds。
4、完成相關(guān)數(shù)字電路模塊在fpga上的驗(yàn)證,搭建mcu,fpga的驗(yàn)證平臺(tái),參與芯片的數(shù)字部分測(cè)試。
1、全日制本科或以上學(xué)歷,電子、電氣、自動(dòng)化、計(jì)算機(jī)/軟件或相關(guān)專(zhuān)業(yè)。
2、有一定的數(shù)字電路基礎(chǔ),熟悉通用接口協(xié)議,如i2c,spi, uart等;能夠自主完成數(shù)字電路模塊再fpga上的驗(yàn)證。
3、能熟練使用nc verilog, modelsim等數(shù)字rtl設(shè)計(jì)工具,能自主開(kāi)發(fā)簡(jiǎn)單的控制狀態(tài)機(jī)等數(shù)字模塊。
4、熟悉cadence encounter,primetime等后端工具,若有后端設(shè)計(jì)經(jīng)驗(yàn),優(yōu)先考慮。
按項(xiàng)目需求,完成ic中數(shù)字控制接口等相關(guān)數(shù)字電路工作的設(shè)計(jì)
1、根據(jù)系統(tǒng)工程師的要求,設(shè)計(jì)相應(yīng)的低速數(shù)字電路通信的接口模塊(i2c,spi,uart等)。
2、根據(jù)系統(tǒng)工程師的要求,設(shè)計(jì)相應(yīng)的寄存器控制模塊,校驗(yàn)算法,狀態(tài)機(jī)。
3、熟悉后端流程,可將驗(yàn)證完的rtl生成相關(guān)數(shù)字電路的gds。
4、完成相關(guān)數(shù)字電路模塊在fpga上的驗(yàn)證,搭建mcu,fpga的驗(yàn)證平臺(tái),參與芯片的數(shù)字部分測(cè)試。
1、全日制本科或以上學(xué)歷,電子、電氣、自動(dòng)化、計(jì)算機(jī)/軟件或相關(guān)專(zhuān)業(yè)。
2、有一定的數(shù)字電路基礎(chǔ),熟悉通用接口協(xié)議,如i2c,spi, uart等;能夠自主完成數(shù)字電路模塊再fpga上的驗(yàn)證。
3、能熟練使用nc verilog, modelsim等數(shù)字rtl設(shè)計(jì)工具,能自主開(kāi)發(fā)簡(jiǎn)單的控制狀態(tài)機(jī)等數(shù)字模塊。
4、熟悉cadence encounter,primetime等后端工具,若有后端設(shè)計(jì)經(jīng)驗(yàn),優(yōu)先考慮。
第4篇 模擬芯片設(shè)計(jì)工程師崗位職責(zé)
模擬混合芯片設(shè)計(jì)工程師 瀚芯咨詢(xún) 上海瀚芯商務(wù)咨詢(xún)有限公司,瀚芯咨詢(xún),瀚芯 our client is global leader leader in analog/mix ic.
location: shanghai
responsibilities
·design, and validation of analog interface ics such as data converters (adc/dac), ldo, low noise amplifiers, bandgap, etc...
·design, and validation of high precision and performance, low power analog circuits
·providing technical guidance to layout, application, and validation engineers
·create through specifications, review documents, and follow established design flow to maximize first silicon success
requirements & education:
·master and above degree with at least 3 years of experience
·experienced in designing mixed-signal circuits in deep sub-micron processes
·experienced in low power, high performance precision analog mixed-signal designs including op-amps, comparators, bandgap references, ldos, pgas, audio mixers, analog volume controls, and sensor front-ends
第5篇 芯片設(shè)計(jì)驗(yàn)證工程師崗位職責(zé)
芯片設(shè)計(jì)驗(yàn)證工程師 瀚芯咨詢(xún) 上海瀚芯商務(wù)咨詢(xún)有限公司,瀚芯咨詢(xún),瀚芯 soc 芯片設(shè)計(jì)驗(yàn)證工程師 asic verification engineer
position: ic design verification engineer, or above level
location: shanghai
responsibilities:
-understanding the expected functionality of designs.
-developing testing and regression plans.
-verification with verilog / system verilog / uvm
-setup verification testbench in module level and chip level, define and execute verification plan with full functional coverage.
-designing and developing verification environment.
-running rtl and gate-level simulations/regression.
-code/functional coverage development, analysis and closure.
requirements:
-ic verification skills and basic knowledge of logic and circuit design, good communication and problem solving skills.
-system verilog, vmm/ovm/uvm verification methdology.
-industry standard asic design and verification
-master's degree with 5+ years of experience
