第1篇 驗(yàn)證工程師崗位職責(zé)職位要求
職責(zé)描述：
1、負(fù)責(zé)測(cè)主板驗(yàn)證測(cè)試工作 2、負(fù)責(zé)編寫測(cè)試報(bào)告 3、負(fù)責(zé)制作測(cè)試治具 人員要求： 1.負(fù)責(zé)公司自主研發(fā)的電腦主板驗(yàn)證； 2.主要驗(yàn)證包括主板的bios、driver、功能性、穩(wěn)定性和兼容性； 3.初步分析驗(yàn)證中出現(xiàn)的問題，查明故障原因； 4.協(xié)助研發(fā)部門調(diào)試bios和修改設(shè)計(jì)以利完善產(chǎn)品。 5.具備計(jì)算器軟硬件基礎(chǔ)知識(shí)，對(duì)計(jì)算器硬件有濃厚興趣； 6.工作主動(dòng)、認(rèn)真負(fù)責(zé)，吃苦耐勞，責(zé)任心強(qiáng) 7.具備工控主板、整機(jī)測(cè)試經(jīng)驗(yàn)者優(yōu)先
崗位要求：
學(xué)歷要求：大專
語言要求：不限
年齡要求：不限
工作年限：不限
第2篇 芯片設(shè)計(jì)驗(yàn)證工程師崗位職責(zé)
芯片設(shè)計(jì)驗(yàn)證工程師 瀚芯咨詢 上海瀚芯商務(wù)咨詢有限公司,瀚芯咨詢,瀚芯 soc 芯片設(shè)計(jì)驗(yàn)證工程師 asic verification engineer
position: ic design verification engineer, or above level
location: shanghai
responsibilities:
-understanding the expected functionality of designs.
-developing testing and regression plans.
-verification with verilog / system verilog / uvm
-setup verification testbench in module level and chip level, define and execute verification plan with full functional coverage.
-designing and developing verification environment.
-running rtl and gate-level simulations/regression.
-code/functional coverage development, analysis and closure.
requirements:
-ic verification skills and basic knowledge of logic and circuit design, good communication and problem solving skills.
-system verilog, vmm/ovm/uvm verification methdology.
-industry standard asic design and verification
-master's degree with 5+ years of experience
第3篇 驗(yàn)證測(cè)試工程師崗位職責(zé)
驗(yàn)證測(cè)試工程師 the qualification requirements are as follows:
1>; bachelor or master degree at electronics or electrical or auto control
2>; at least 5 years tester equipment design experience,have experience on ups ate design is preferred
3>; good at labview and test stand develop
4>; good at can,gpib,rs232 communication,
5>; good communication skill the qualification requirements are as follows:
1>; bachelor or master degree at electronics or electrical or auto control
2>; at least 5 years tester equipment design experience,have experience on ups ate design is preferred
3>; good at labview and test stand develop
4>; good at can,gpib,rs232 communication,
5>; good communication skill
第4篇 數(shù)字芯片驗(yàn)證工程師崗位職責(zé)、要求
數(shù)字芯片驗(yàn)證工程師職位要求
1. 本科3年，碩士2年以上soc驗(yàn)證經(jīng)驗(yàn)；
2. 熟悉verilog語言及仿真技術(shù)；
3. 熟悉systemverilog和uvm；
4. 熟悉c/c++語言，熟悉linux下shell/perl/python等腳本編程；
5. 具有以下一種或多種驗(yàn)證經(jīng)驗(yàn)優(yōu)先，soc總線協(xié)議(amba， ocp等)，ip驗(yàn)證經(jīng)驗(yàn)者優(yōu)先(ethernet， usb， i2c，i2s ，spi ，uart等)，有數(shù)?；旌戏抡娼?jīng)驗(yàn)。
數(shù)字芯片驗(yàn)證工程師崗位職責(zé)
1.參與ip和soc的數(shù)字部分功能仿真驗(yàn)證和fpga原形驗(yàn)證；
2.根據(jù)設(shè)計(jì)規(guī)范制定驗(yàn)證方案；
3.編寫和維護(hù)測(cè)試用例，完成回歸測(cè)試；
4.驗(yàn)證環(huán)境及平臺(tái)的開發(fā)與維護(hù)。
第5篇 設(shè)計(jì)驗(yàn)證工程師崗位職責(zé)
epb算法設(shè)計(jì)與驗(yàn)證工程師 上海匯眾 上海匯眾汽車制造有限公司,上海匯眾,匯眾 招 聘 崗位: epb算法設(shè)計(jì)與驗(yàn)證工程師
工 作 地點(diǎn): 上海市浦東南路1493號(hào)
數(shù) 量: 2人
學(xué) 歷 要求: 碩士及以上學(xué)歷
專 業(yè) 要求: 車輛工程、控制工程或相關(guān)專業(yè)
英 語 能力: 英語cet6以上
經(jīng) 歷 要求: 有3年以上底盤電控產(chǎn)品開發(fā)經(jīng)歷
性 別 要求: 不限
年 齡 要求: 不限
經(jīng) 驗(yàn) 要求: 3年以上底盤電控產(chǎn)品的控制算法的設(shè)計(jì)驗(yàn)證經(jīng)驗(yàn)
其 他 要求: 熱愛這個(gè)行業(yè)、勤學(xué)肯干,具有團(tuán)隊(duì)協(xié)作精神
工作職責(zé):
1)根據(jù)電子駐車系統(tǒng)(epb)算法代碼進(jìn)行控制算法驗(yàn)證工作;
2)利用相關(guān)的工具,如tessy,qac,polyspace等進(jìn)行軟件單元測(cè)試;
3)編寫算法軟件單元測(cè)試用例;
4)撰寫控制算法軟件驗(yàn)證相關(guān)的報(bào)告和文檔;
5)熟悉軟件釋放流程,管控軟件發(fā)布質(zhì)量。
優(yōu)先經(jīng)驗(yàn)和技能:
1)精通控制理論;具有汽車系統(tǒng)動(dòng)力學(xué)、制動(dòng)系統(tǒng)等專業(yè)知識(shí);
2)具有開發(fā)電子制動(dòng)系統(tǒng)項(xiàng)目的經(jīng)歷者優(yōu)先,包括epb、abs、tcs、esp等;
3)熟練使用matlab/simulink等建模工具; 熟練使用tessy,qac,polyspace等測(cè)試軟件;熟悉c語言;
4)熟悉misra c規(guī)則;
5)有歐美外資、合資企業(yè)的工作經(jīng)歷者優(yōu)先。
第6篇 數(shù)字驗(yàn)證工程師崗位職責(zé)
數(shù)字驗(yàn)證工程師 工作描述
1.根據(jù)設(shè)計(jì)規(guī)范制定測(cè)試計(jì)劃。
2. 設(shè)計(jì)和發(fā)展核查環(huán)境
3. 創(chuàng)建uvm測(cè)試用例
4. 創(chuàng)建代碼和函數(shù)覆蓋報(bào)告。
工作要求
1. 電子工程、計(jì)算機(jī)或相關(guān)專業(yè),碩士學(xué)歷2年以上學(xué)歷,本科5年以上asic設(shè)計(jì)或驗(yàn)證工作經(jīng)驗(yàn)。
2.熟悉verilog和rtl設(shè)計(jì)
3.熟悉system-verilog和uvm驗(yàn)證方法
4.熟悉腳本語言(perl、tcl、sh等)者優(yōu)先
5.熟悉數(shù)字信號(hào)處理知識(shí)者優(yōu)先
6.善于解決問題和溝通 工作描述
1.根據(jù)設(shè)計(jì)規(guī)范制定測(cè)試計(jì)劃。
2. 設(shè)計(jì)和發(fā)展核查環(huán)境
3. 創(chuàng)建uvm測(cè)試用例
4. 創(chuàng)建代碼和函數(shù)覆蓋報(bào)告。
工作要求
1. 電子工程、計(jì)算機(jī)或相關(guān)專業(yè),碩士學(xué)歷2年以上學(xué)歷,本科5年以上asic設(shè)計(jì)或驗(yàn)證工作經(jīng)驗(yàn)。
2.熟悉verilog和rtl設(shè)計(jì)
3.熟悉system-verilog和uvm驗(yàn)證方法
4.熟悉腳本語言(perl、tcl、sh等)者優(yōu)先
5.熟悉數(shù)字信號(hào)處理知識(shí)者優(yōu)先
6.善于解決問題和溝通
第7篇 系統(tǒng)驗(yàn)證工程師崗位職責(zé)
? 測(cè)試任務(wù)包括:
o 獨(dú)立承擔(dān)測(cè)試任務(wù),設(shè)計(jì)合理的測(cè)試計(jì)劃及測(cè)試用例
o 執(zhí)行測(cè)試用例,缺陷報(bào)告及跟蹤
o 能與同事、跨部門的組織或個(gè)人進(jìn)行協(xié)作,完成聯(lián)調(diào)、集成測(cè)試
o 參與自動(dòng)化用例的編寫,設(shè)計(jì)&參與產(chǎn)品的性能、安全測(cè)試
o 編寫并維護(hù)測(cè)試文檔,測(cè)試幫助手冊(cè)
? 保證被測(cè)系統(tǒng)的質(zhì)量,能引入比較好的思想和方法,設(shè)計(jì)、優(yōu)化、執(zhí)行測(cè)試過程
? 從用戶角度對(duì)產(chǎn)品、流程提出持續(xù)性改進(jìn)意見,與項(xiàng)目團(tuán)隊(duì)共同提高軟件品質(zhì)
任職資質(zhì)
? 工作積極主動(dòng),執(zhí)行力強(qiáng),良好的英語溝通能力
? 本科5年以上,碩士3年以上軟件測(cè)試工作經(jīng)驗(yàn)
? 熟悉linux操作系統(tǒng)
? 熟悉軟件測(cè)試流程,掌握軟件測(cè)試?yán)碚摷胺椒?并能熟練使用常見的測(cè)試工具
? 具備良好的需求理解能力、溝通協(xié)調(diào)能力和團(tuán)隊(duì)合作精神
? 具有較強(qiáng)的邏輯思維與綜合概括能力,良好的文檔編寫習(xí)慣和能力
? 理解車聯(lián)網(wǎng)架構(gòu)、通信鏈路,熟悉tcp/ip,http協(xié)議
? 有專項(xiàng)測(cè)試經(jīng)驗(yàn)者優(yōu)先考慮如:自動(dòng)化,性能,安全
? 熟悉canoe /spy3 /peak-can等總線工具者優(yōu)先考慮
? 熟悉python /shell等腳本者優(yōu)先考慮
第8篇 產(chǎn)品驗(yàn)證測(cè)試工程師崗位職責(zé)
工作職責(zé):
1.負(fù)責(zé)無人車相關(guān)傳感器、設(shè)備的全方面驗(yàn)證工作
2.與團(tuán)隊(duì)合作搭建驗(yàn)證相關(guān)軟硬件平臺(tái)，制定驗(yàn)證測(cè)試標(biāo)準(zhǔn)
3.建立與維護(hù)驗(yàn)證管理體系流程
申請(qǐng)要求:
1.本科及以上學(xué)歷，電子信息或計(jì)算機(jī)相關(guān)專業(yè)
2.具有嚴(yán)謹(jǐn)?shù)墓ぷ鲬B(tài)度及思維模式，熟悉產(chǎn)品驗(yàn)證方法流程
3.動(dòng)手能力強(qiáng)，能夠主導(dǎo)設(shè)計(jì)搭建驗(yàn)證所需的環(huán)境條件
4.具備扎實(shí)的軟硬件知識(shí)基礎(chǔ)，有開發(fā)能力者優(yōu)先
5.具備優(yōu)秀的數(shù)理邏輯思維能力
6.英語讀寫聽說能力強(qiáng)者優(yōu)先
第9篇 數(shù)字電路驗(yàn)證工程師崗位職責(zé)
1. 負(fù)責(zé)制定驗(yàn)證計(jì)劃,并根據(jù)計(jì)劃完成模塊驗(yàn)證或子系統(tǒng)驗(yàn)證;
2. 負(fù)責(zé)驗(yàn)證相關(guān)文檔的撰寫工作;
3. 負(fù)責(zé)模塊在產(chǎn)品開發(fā)階段的技術(shù)支持工作;
4. 負(fù)責(zé)與軟件溝通模塊使用流程和場(chǎng)景,豐富驗(yàn)證case;
5. 負(fù)責(zé)低功耗驗(yàn)證相關(guān)工作;
6. 負(fù)責(zé)芯片時(shí)序仿真;
7. 負(fù)責(zé)量產(chǎn)測(cè)試所需的模塊驗(yàn)證case設(shè)計(jì)與實(shí)現(xiàn);
8. 負(fù)責(zé)芯片的驗(yàn)證平臺(tái)開發(fā),負(fù)責(zé)驗(yàn)證技術(shù)跟蹤與演進(jìn);
9. 研究新的驗(yàn)證方法和驗(yàn)證工具并加以應(yīng)用。
所需資歷:
1. 學(xué)歷/所受培訓(xùn):通信、電子工程、微電子等相關(guān)專業(yè)碩士以上學(xué)歷(本科專業(yè)經(jīng)驗(yàn)豐富者同等考慮)
2. 能力要求:兩年以上數(shù)字集成電路驗(yàn)證經(jīng)驗(yàn);精通驗(yàn)證語言和驗(yàn)證方法學(xué);掌握完整驗(yàn)證流程;熟練使用驗(yàn)證工具、方法學(xué);精通systemverilog和verilog語言;熟練使用eda驗(yàn)證工具
5. 其它要求:有較好的英語讀寫能力;有較強(qiáng)的責(zé)任心,認(rèn)真細(xì)致;有較強(qiáng)的自我學(xué)習(xí)能力;良好的英語聽、說、讀、寫能力;良好的溝通協(xié)作能力
第10篇 ic設(shè)計(jì)驗(yàn)證工程師崗位職責(zé)
ic設(shè)計(jì)驗(yàn)證工程師 西安紫光國(guó)芯半導(dǎo)體有限公司 西安紫光國(guó)芯半導(dǎo)體有限公司,華芯半導(dǎo)體,西安紫光國(guó)芯,西安紫光國(guó)芯半導(dǎo)體有限公司,紫光國(guó)芯 以下招聘職位均為公司設(shè)計(jì)服務(wù)部門的工程師職位,為上海大型國(guó)際ic公司以及國(guó)內(nèi)頂端ic公司提供on-site設(shè)計(jì)服務(wù)。
西安紫光國(guó)芯的設(shè)計(jì)服務(wù)部門能夠提供高端設(shè)計(jì)服務(wù),具備從設(shè)計(jì)規(guī)格到芯片流片完整流程的設(shè)計(jì)經(jīng)驗(yàn),包括:設(shè)計(jì)實(shí)現(xiàn)、功能驗(yàn)證、綜合和dft、物理實(shí)現(xiàn)、時(shí)序和物理檢查、流片。公司在過去幾年中成功為客戶完成了十幾款soc在65nm/40nm/28nm/14nm工藝上的soc芯片設(shè)計(jì)和流片,幫助客戶低成本的、高效的實(shí)現(xiàn)產(chǎn)品化,是目前國(guó)內(nèi)最大的設(shè)計(jì)服務(wù)外包服務(wù)商,所服務(wù)的客戶均為國(guó)際知名大型芯片設(shè)計(jì)公司以及國(guó)內(nèi)頂端芯片設(shè)計(jì)公司,具備一流的技術(shù)及設(shè)計(jì)環(huán)境以及良好的文化氛圍,我們的員工在客戶端承擔(dān)核心技術(shù)板塊,使其可以快速穩(wěn)定成長(zhǎng)。
我們各個(gè)業(yè)務(wù)板塊均提供先進(jìn)的設(shè)計(jì)開發(fā)環(huán)境,良好的企業(yè)文化以及人文關(guān)懷,優(yōu)厚的薪酬待遇,完善的休假體系,全面的社會(huì)及商業(yè)保險(xiǎn)。誠(chéng)邀有志ic事業(yè)的人才加盟共同發(fā)展!
responsibilities:
1. according to the design specification, be responsible for the verification plan and verification objective definition.
2. test-bench development (modeling, assertions, checkers, monitors, score-board, regressions, coverage), test-case development (sequence, vrad) and integration.
3. work with random verification methodology(vmm, ovm, uvm, erm)
4. work as an independent verification engineers to check the design functionality at soc module level and chip level.
5. work as interface with front-end and back-end engineer to optimize or review the design architecture and implementation.
6. verilog or vhdl coding according to design specification or external/internal ip integration.
7. support the post simulation with gate-level verilog or vhdl net list.
requirements:
1. either bachelor, master or phd in microelectronics, electronic engineering, or related field, 2+ years of verification working experience.
2. experience with verification language (specman/e-language, system-verilog, vera)
3. experience with rtl coding and simulators (modelsim, nc-sim).
4. basic knowledge of script language (perl, tcl, c-language and so on)
5. knowledge about 2g/3g/lte handset baseband architecture, arm, ahb architecture is a plus.
6. knowledge about baseband chip peripheral (usb2.0/usb3.0, ssic, mipi) is a plus.
7. team oriented, love to work in young, international and highly motivated teams.
8. good command of english
第11篇 ic驗(yàn)證工程師崗位職責(zé)
ic驗(yàn)證工程師 采微科技 上海采微電子科技有限公司,上海采微科技,采微科技 senior/staff verification engineer or manager
responsibilities:
- participate/lead asic digital verification for cpu/soc projects;
- create verification plans with designers;
- develop dv architecture and verification environment;
- verification execution and sign-off;
skills mandatory:
- excellent team working style;
- solid ip/soc verification background:
- mass production for verified ip/soc
- production experiences on verification strategies and testplans;
- proficiency in uvm for testbench creation, debug, reuse, constrained-random stimulus and functional coverage;
- expert level knowledge of verification tools ;
- familiar with linux, csh/python or any script languages;
skills plus:
- production experience on simulation acceleration solution;
- familiar with x86 architecture is a big plus, especially on pci express;
- familiar with any risc architecture (arm, mips, .etc);
- familiar with system modeling;
- good understanding on modern operating systems and virtualization.
高級(jí)/工作人員驗(yàn)證工程師或經(jīng)理
職責(zé):
- 參與/領(lǐng)導(dǎo)針對(duì)cpu / soc項(xiàng)目的asic數(shù)字驗(yàn)證;
- 與設(shè)計(jì)師制定驗(yàn)證計(jì)劃;
- 開發(fā)dv架構(gòu)和驗(yàn)證環(huán)境;
- 驗(yàn)證執(zhí)行和簽名;
技能強(qiáng)制:
- 優(yōu)秀的團(tuán)隊(duì)合作精神;
- 固體ip / soc驗(yàn)證背景:
- 批量生產(chǎn)的驗(yàn)證ip / soc
- 驗(yàn)證策略和測(cè)試計(jì)劃的生產(chǎn)經(jīng)驗(yàn);
- 熟練的uvm測(cè)試臺(tái)創(chuàng)建,調(diào)試,重用,約束隨機(jī)刺激和功能覆蓋;
- 驗(yàn)證工具的專家級(jí)知識(shí);
- 熟悉linux,csh / python或任何腳本語言;
技能加:
- 模擬加速解決方案的生產(chǎn)經(jīng)驗(yàn);
- 熟悉x86架構(gòu)是一大優(yōu)勢(shì),特別是在pci express上;
- 熟悉任何risc架構(gòu)(arm,mips,.etc);
- 熟悉系統(tǒng)建模;
- 對(duì)現(xiàn)代操作系統(tǒng)和虛擬化的良好理解。
第12篇 硬件驗(yàn)證工程師崗位職責(zé)
崗位職責(zé):
1.從事集成電路設(shè)計(jì)工作;
2.主要完成集成電路設(shè)計(jì)中的硬件設(shè)計(jì)、驗(yàn)證設(shè)計(jì)、樣片測(cè)試、參數(shù)標(biāo)定工作;
3.硬件設(shè)計(jì):使用eda軟件、電子產(chǎn)品有針對(duì)設(shè)計(jì)原理圖、pcb、調(diào)試;
4.驗(yàn)證設(shè)計(jì):編寫軟件(c、匯編)配合pcb板有針對(duì)性進(jìn)行功能驗(yàn)證;
5.樣片測(cè)試:編寫軟件、設(shè)計(jì)硬件對(duì)工程樣片進(jìn)行功能、參數(shù)測(cè)試,編寫文檔;
6.參數(shù)標(biāo)定:分析樣片測(cè)試中的數(shù)據(jù)、編寫文檔,完成芯片ac/dc參數(shù)標(biāo)定。
職位要求:
1.大學(xué)本科及以上學(xué)歷,至少具備一年工作經(jīng)驗(yàn);
2.通信、電子工程、微電子或相關(guān)專業(yè),性別不限;
3.熟練掌握pc機(jī)硬件基本接口、常用芯片和器件;
4.熟練掌握一種pc高級(jí)語言(c/vb/vc等);
5.熟練掌握至少一類單片機(jī)(51/pic/arm);
6.熟練掌握pcb設(shè)計(jì)工具(protel),有一定的pcb設(shè)計(jì)經(jīng)驗(yàn);
7.具有eeprom、flash、rfid工作經(jīng)驗(yàn)者優(yōu)先;
8.具備基本數(shù)字電路設(shè)計(jì),有使用vhdl或verilog設(shè)計(jì)、仿真經(jīng)驗(yàn);
9.具備通用可編程器件(cpld/fpga)開發(fā)基礎(chǔ)知識(shí);
10.具備良好的團(tuán)隊(duì)協(xié)作精神、溝通能力,有較強(qiáng)的自學(xué)能力和進(jìn)取心。
