第1篇 芯片工程師崗位職責(zé)
崗位職責(zé):
1. 負(fù)責(zé)基于uvm搭建驗(yàn)證環(huán)境,完成rtl的驗(yàn)證。
2. 若能夠獨(dú)立完成產(chǎn)品線數(shù)字mipi相關(guān)的前端和后端設(shè)計(jì)為佳。
任職資格:
1. 通信、電子等相關(guān)專業(yè)本科以上學(xué)歷;
2、熟練掌握芯片數(shù)字電路設(shè)計(jì)和驗(yàn)證,理解asic設(shè)計(jì)流程;
3、熟悉verilog system verilog uvm驗(yàn)證語言及驗(yàn)證方法;
4、熟練應(yīng)用vcs、verdi、dc等工具,有相關(guān)經(jīng)驗(yàn)者優(yōu)先;
5、熟悉spi、i2c等協(xié)議,有相關(guān)經(jīng)驗(yàn)者優(yōu)先;
6、具備良好的溝通能力和團(tuán)隊(duì)合作精神。
第2篇 芯片設(shè)計(jì)驗(yàn)證工程師崗位職責(zé)
芯片設(shè)計(jì)驗(yàn)證工程師 瀚芯咨詢 上海瀚芯商務(wù)咨詢有限公司,瀚芯咨詢,瀚芯 soc 芯片設(shè)計(jì)驗(yàn)證工程師 asic verification engineer
position: ic design verification engineer, or above level
location: shanghai
responsibilities:
-understanding the expected functionality of designs.
-developing testing and regression plans.
-verification with verilog / system verilog / uvm
-setup verification testbench in module level and chip level, define and execute verification plan with full functional coverage.
-designing and developing verification environment.
-running rtl and gate-level simulations/regression.
-code/functional coverage development, analysis and closure.
requirements:
-ic verification skills and basic knowledge of logic and circuit design, good communication and problem solving skills.
-system verilog, vmm/ovm/uvm verification methdology.
-industry standard asic design and verification
-master's degree with 5+ years of experience
第3篇 芯片設(shè)計(jì)工程師崗位職責(zé)以及職位要求
芯片設(shè)計(jì)工程師職位要求
1.具有3年以上ic dft/邏輯綜合經(jīng)驗(yàn)，具備40nm或28nm流片經(jīng)驗(yàn)優(yōu)先；
2.熟練掌握相關(guān)eda軟件；
3.良好的文檔書寫能力，具備一定的英文讀、寫、聽、說能力；
4.具備良好的團(tuán)隊(duì)合作精神和協(xié)調(diào)溝通能力；
5.電子類相關(guān)專業(yè)本科或以上學(xué)歷。
芯片設(shè)計(jì)工程師崗位職責(zé)
1.邏輯綜合，形式驗(yàn)證及靜態(tài)時(shí)序分析；
2.規(guī)劃芯片總體dft方案；
3.實(shí)現(xiàn)scan，boardary scan，bist和analog micro測試等機(jī)制，滿足測試覆蓋率要求；
4.測試向量生成及驗(yàn)證，參與ate上測試向量的調(diào)試；
5.編寫文檔，實(shí)現(xiàn)資源、經(jīng)驗(yàn)共享。
第4篇 芯片物理設(shè)計(jì)工程師崗位職責(zé)
芯片物理設(shè)計(jì)工程師 九州華興集成電路設(shè)計(jì)(北京)有限公司 九州華興集成電路設(shè)計(jì)(北京)有限公司,九州華興,九州華興 work with frond-end design team and physical design team for large scale asic chip physical implementation ( hierarchical design ). include top level physical partition , block sizing and shaping , block port assignment, power planning , top/block level p&r implementation .
work for project high quality and on time delivery.
responsibilities :
1. responsible for verilog to gds implementation , power signoff ,area evaluation ,timing closure ,sta,physical verification
2. experienced in eda tools (e.g. synopsys ,candence , mentor etc)
3. critical issue resolve on top congestion or timing issues.
4. better be expert on one or more aspect like : clock tree synthesis /power/physical verification.
skills and knowledge:
1. good knowledge for synthesis , floorplan , place-and-route , timing closure , dfm , dft, power analysis, signal integrity analysis , hierarchical flow
2. good at using script processing.(tcl、perl……)
3. project tapeout experience is needed
4. 28nm and beyond (advanced node) tapeout experience is a good plus.
5. strong verbal communication and interpersonal skills to work closely with a variety of individual
6. team work spirit
qualifications
education and experience
msee with 3+ years or bachelor with 5+ of industrial experience of deep submicron digital asic design.
第5篇 芯片研發(fā)工程師崗位職責(zé)
芯片研發(fā)工程師 1、碩士及以上學(xué)歷,半導(dǎo)體相關(guān)行業(yè)兩年工作經(jīng)驗(yàn);
2、了解半導(dǎo)體前后段工藝流程;
3、主要研發(fā)芯片、模組,懂電路設(shè)計(jì)。 1、碩士及以上學(xué)歷,半導(dǎo)體相關(guān)行業(yè)兩年工作經(jīng)驗(yàn);
2、了解半導(dǎo)體前后段工藝流程;
3、主要研發(fā)芯片、模組,懂電路設(shè)計(jì)。
第6篇 數(shù)字芯片驗(yàn)證工程師崗位職責(zé)、要求
數(shù)字芯片驗(yàn)證工程師職位要求
1. 本科3年，碩士2年以上soc驗(yàn)證經(jīng)驗(yàn)；
2. 熟悉verilog語言及仿真技術(shù)；
3. 熟悉systemverilog和uvm；
4. 熟悉c/c++語言，熟悉linux下shell/perl/python等腳本編程；
5. 具有以下一種或多種驗(yàn)證經(jīng)驗(yàn)優(yōu)先，soc總線協(xié)議(amba， ocp等)，ip驗(yàn)證經(jīng)驗(yàn)者優(yōu)先(ethernet， usb， i2c，i2s ，spi ，uart等)，有數(shù)?；旌戏抡娼?jīng)驗(yàn)。
數(shù)字芯片驗(yàn)證工程師崗位職責(zé)
1.參與ip和soc的數(shù)字部分功能仿真驗(yàn)證和fpga原形驗(yàn)證；
2.根據(jù)設(shè)計(jì)規(guī)范制定驗(yàn)證方案；
3.編寫和維護(hù)測試用例，完成回歸測試；
4.驗(yàn)證環(huán)境及平臺(tái)的開發(fā)與維護(hù)。
第7篇 芯片后端設(shè)計(jì)工程師崗位職責(zé)
工作職責(zé)
負(fù)責(zé)asic/soc芯片的物理實(shí)現(xiàn)及推動(dòng)項(xiàng)目按時(shí)保質(zhì)完成,主要包括:主導(dǎo)floorplan,placement&routing,power planning,physical verification, top & block level timing closure; function and timing eco等方面的具體實(shí)現(xiàn)工作;負(fù)責(zé)與前端設(shè)計(jì)團(tuán)隊(duì)、foundry/design service/test&package/ip vendor的溝通,并推動(dòng)所有問題按時(shí)解決;負(fù)責(zé)推動(dòng)項(xiàng)目的后端整體進(jìn)度,并順利投片。
工作要求
一本全日制本科或碩士畢業(yè),從事芯片物理設(shè)計(jì)3年以上, 熟悉rtl設(shè)計(jì)和驗(yàn)證基本流程;熟悉lint和cdc相關(guān)工具; 熟悉物理設(shè)計(jì)流程;具有豐富的頂層floorplan經(jīng)驗(yàn);具有豐富的placement&routing經(jīng)驗(yàn);具有l(wèi)ow power, dft, sta, em/ir-drop/si analysis, lec, physical verification, dfm等方面扎實(shí)的理論和實(shí)踐基礎(chǔ);具有28nm以下工藝節(jié)點(diǎn)流片經(jīng)驗(yàn)者優(yōu)先。
第8篇 芯片設(shè)計(jì)工程師崗位職責(zé)
1、 負(fù)責(zé)soc模塊設(shè)計(jì)及rtl實(shí)現(xiàn)。
2、 參與soc芯片的子系統(tǒng)及系統(tǒng)的頂層集成。
3、 參與數(shù)字soc芯片模塊級(jí)的前端實(shí)現(xiàn),包括dc,pt,formality,dft(可測)設(shè)計(jì),低功耗設(shè)計(jì)等。
4、 負(fù)責(zé)數(shù)字電路設(shè)計(jì)相關(guān)的技術(shù)節(jié)點(diǎn)檢查。
5、 精通tcl或perl腳本語言優(yōu)先。
崗位要求:
1、電子工程類、微電子類相關(guān)專業(yè)碩士研究生以上學(xué)歷;5年以上工作經(jīng)驗(yàn),具有成功芯片流片經(jīng)驗(yàn)優(yōu)先;
2、具備較強(qiáng)的溝通能力和團(tuán)隊(duì)合作意識(shí)。 主要職責(zé):
1、 負(fù)責(zé)soc模塊設(shè)計(jì)及rtl實(shí)現(xiàn)。
2、 參與soc芯片的子系統(tǒng)及系統(tǒng)的頂層集成。
3、 參與數(shù)字soc芯片模塊級(jí)的前端實(shí)現(xiàn),包括dc,pt,formality,dft(可測)設(shè)計(jì),低功耗設(shè)計(jì)等。
4、 負(fù)責(zé)數(shù)字電路設(shè)計(jì)相關(guān)的技術(shù)節(jié)點(diǎn)檢查。
5、 精通tcl或perl腳本語言優(yōu)先。
崗位要求:
1、電子工程類、微電子類相關(guān)專業(yè)碩士研究生以上學(xué)歷;5年以上工作經(jīng)驗(yàn),具有成功芯片流片經(jīng)驗(yàn)優(yōu)先;
2、具備較強(qiáng)的溝通能力和團(tuán)隊(duì)合作意識(shí)。
第9篇 芯片驗(yàn)證工程師崗位職責(zé)
工作職責(zé):
本職位主要是負(fù)責(zé)搭建無線soc及ip相關(guān)數(shù)字產(chǎn)品的驗(yàn)證測試環(huán)境,協(xié)同算法工程師和芯片設(shè)計(jì)工程師編寫芯片測試計(jì)劃并進(jìn)行數(shù)字仿真及驗(yàn)證。
職位要求:
1. 碩士及以上學(xué)歷,電子工程、微電子、計(jì)算機(jī)、通信等相關(guān)專業(yè);
2. 熟悉數(shù)字芯片驗(yàn)證流程、verilog語言及數(shù)字芯片ip的verilog驗(yàn)證;
3. 能熟練運(yùn)用c/c++及uvm/ovm驗(yàn)證方法學(xué)進(jìn)行編程,熟悉perl/shell腳本;
4. 英語cet—4級(jí)以上,能夠熟練的閱讀英文開發(fā)資料;
5. 具備良好的文檔編寫能力和習(xí)慣,能夠編寫規(guī)范的概要和詳細(xì)設(shè)計(jì)文檔;
6. 具備良好的溝通與協(xié)調(diào)能力,良好的團(tuán)隊(duì)合作意識(shí),強(qiáng)烈的責(zé)任感及進(jìn)取精神;
7. 有以下一項(xiàng)或多項(xiàng)經(jīng)驗(yàn)者優(yōu)先:
a) 有assertion設(shè)計(jì)經(jīng)驗(yàn);
b) 有搭建基于uvm/ovm驗(yàn)證平臺(tái)經(jīng)驗(yàn)。
第10篇 半導(dǎo)體芯片工程師崗位職責(zé)
半導(dǎo)體芯片設(shè)備經(jīng)理工程師工藝工程師 職位不限于一下,更多職位歡迎留言問詢
緊急:研發(fā)-設(shè)備技術(shù)經(jīng)理 各方向
diff pe缺depart 44級(jí)以上
設(shè)備 含封測設(shè)備等3年以上經(jīng)驗(yàn)可應(yīng)聘 主機(jī)臺(tái)采購崗位
一、module
etch-ee
litho-ee
litho-pe
thin film-ee
diffusion-ee
wet-ee
二、pie:
pi,有經(jīng)理和以上層級(jí)的職缺
pie
mi量測
ye ,有經(jīng)理及以上層級(jí)的職缺
wya電性測試 有經(jīng)理和以上層級(jí)的職缺
三、td(職級(jí)可談)
etch-pe
litho-pe
thin film-pe
diffusion-pe
wet、cmp-pe
四、3d-ee
etch-ee
litho-ee
thin film-ee
diffusion-ee
wet-ee
六、q
al 失效分析
ehs
pqe
product qe
subcon qe
cqe 經(jīng)理
re head
qs
七:device
關(guān)鍵詞:fab,半導(dǎo)體 、 晶圓廠、 芯片 、 設(shè)備工程師、 設(shè)備經(jīng)理 、 section manager 、 工藝工程師、 工藝經(jīng)理、 ee工程師、 pe工程師、 diff(擴(kuò)散)、 furnace(爐管)、wet(濕刻)、imp(離子 注入)、rtp(快速熱處理) 、epi 、 tf薄膜 、 pvd(物理氣相淀積)、cvd(化學(xué)氣相淀積) etch(刻蝕)- wet干法蝕刻 dry濕法蝕刻 litho(光刻) cmp(化學(xué)機(jī)械研磨) as a td module engineer, you will be responsible for rapid deployment of innovative memory process technologies, drive development efforts prior to device ramp, define & execute effective actions to enable solutions required to hit key milestones & achieve the required performance within timelines.
1)process develop and continue improve,set up process requirement
2)process window enlarge
3)new tool evaluation
4)cycle time reduction and cost down
5)maintain process stable
任職資格
1.master degree or outstanding bachelor graduate:microelectronics, material, physical, or related majors
2.advanced understanding of tf、littho、wet、diff、etch、cmp、 processes.
3.must possess strong engineering knowledge of photo equipment, including: scanner/track and materials.
4.proficient in statistics, data analysis, design of experiments (doe). understanding of optics including the principles and application of immersion lithography, polarized illumination.
5.strong aptitude for research and development and ability to create production-worthy technologies.' 職位不限于一下,更多職位歡迎留言問詢
緊急:研發(fā)-設(shè)備技術(shù)經(jīng)理 各方向
diff pe缺depart 44級(jí)以上
設(shè)備 含封測設(shè)備等3年以上經(jīng)驗(yàn)可應(yīng)聘 主機(jī)臺(tái)采購崗位
一、module
etch-ee
litho-ee
litho-pe
thin film-ee
diffusion-ee
wet-ee
二、pie:
pi,有經(jīng)理和以上層級(jí)的職缺
pie
mi量測
ye ,有經(jīng)理及以上層級(jí)的職缺
wya電性測試 有經(jīng)理和以上層級(jí)的職缺
三、td(職級(jí)可談)
etch-pe
litho-pe
thin film-pe
diffusion-pe
wet、cmp-pe
四、3d-ee
etch-ee
litho-ee
thin film-ee
diffusion-ee
wet-ee
六、q
al 失效分析
ehs
pqe
product qe
subcon qe
cqe 經(jīng)理
re head
qs
七:device
關(guān)鍵詞:fab,半導(dǎo)體 、 晶圓廠、 芯片 、 設(shè)備工程師、 設(shè)備經(jīng)理 、 section manager 、 工藝工程師、 工藝經(jīng)理、 ee工程師、 pe工程師、 diff(擴(kuò)散)、 furnace(爐管)、wet(濕刻)、imp(離子 注入)、rtp(快速熱處理) 、epi 、 tf薄膜 、 pvd(物理氣相淀積)、cvd(化學(xué)氣相淀積) etch(刻蝕)- wet干法蝕刻 dry濕法蝕刻 litho(光刻) cmp(化學(xué)機(jī)械研磨)
第11篇 芯片應(yīng)用工程師崗位職責(zé)
?與市場營銷,銷售和客戶合作,以支持評(píng)估/樣品申請(qǐng)和設(shè)計(jì)/設(shè)計(jì)活動(dòng)
?與銷售和客戶合作,為組件的性能特性提供建議,并為應(yīng)用程序推薦特定設(shè)備
?確定客戶對(duì)特定應(yīng)用的要求,并推薦正確的解決方案
?創(chuàng)建和更新產(chǎn)品資料,以向客戶和銷售人員提供更多的產(chǎn)品技術(shù)信息;這將包括datasheet和應(yīng)用application note
?為公司fae和其他合作伙伴提供關(guān)鍵支持,以解決與公司產(chǎn)品的評(píng)估和設(shè)計(jì)相關(guān)的任何技術(shù)問題
?為客戶評(píng)估參考設(shè)計(jì)
?執(zhí)行板級(jí)測試,調(diào)整和優(yōu)化芯片射頻性能
?對(duì)射頻芯片內(nèi)部設(shè)計(jì)有一定程度的了解
?根據(jù)客戶需求進(jìn)行rf模擬,以支持客戶的要求,并推薦有助于產(chǎn)品選擇和采用的解決方案
?對(duì)公司射頻產(chǎn)品解決方案的性能特征進(jìn)行數(shù)據(jù)分析
?與設(shè)計(jì)工程師合作創(chuàng)建支持文檔,如數(shù)據(jù)表,評(píng)估板測試和應(yīng)用筆記
?支持客戶界面了解應(yīng)用程序需求,并確保在產(chǎn)品開發(fā)階段的技術(shù)可行性
?支持ate測試和產(chǎn)品資格
?競爭對(duì)手的產(chǎn)品分析
任職資格:
合格的候選人將持有bsee或msee,并具有最少5年的rf電路設(shè)計(jì)/測量經(jīng)驗(yàn)。必須熟悉rf和微波測量和常用軟件工具。
?具有板級(jí)調(diào)諧和rf組件優(yōu)化的實(shí)踐經(jīng)驗(yàn)
?具有微波測試設(shè)備的實(shí)踐經(jīng)驗(yàn),如頻譜分析儀,矢量網(wǎng)絡(luò)分析儀,信號(hào)發(fā)生器和功率計(jì)
?對(duì)物聯(lián)網(wǎng),bt,wifi,rf濾波器和pa使用的電路實(shí)踐經(jīng)驗(yàn)
?使用最新通信標(biāo)準(zhǔn)(如wifi,bt)進(jìn)行測量的經(jīng)驗(yàn)
?良好的組織能力和處理多項(xiàng)任務(wù)的能力,并設(shè)定優(yōu)先級(jí)以在快節(jié)奏的環(huán)境中實(shí)現(xiàn)目標(biāo)
?具有技術(shù)客戶溝通的經(jīng)驗(yàn)
第12篇 芯片工藝工程師崗位職責(zé)
1)process develop and continue improve,set up process requirement
2)process window enlarge
3)new tool evaluation
4)cycle time reduction and cost down
5)maintain process stable
任職資格
1.advanced understanding of tf、littho、wet、diff、etch、cmp、 processes.
2.must possess strong engineering knowledge of photo equipment, including: scanner/track and materials.
3.proficient in statistics, data analysis, design of experiments (doe). understanding of optics including the principles and application of immersion lithography, polarized illumination.
